MoneyDJ新聞 2024-08-23 11:53:56 記者 郭妍希 報導
三星電子(Samsung Electronics Co.)晶圓代工高層透露，最新2奈米製程技術可將晶片尺寸縮小17%。
《韓國經濟日報》22日報導，三星晶圓代工製程設計套件(PDK)研發團隊副總裁Lee Sungjae在《Siemens EDA Forum 2024》的主題演說中指出，三星採用的最新「背面電軌」(BSPDN，又稱「晶背供電」)晶片製造技術，可讓2奈米晶片的尺寸比傳統前端(front-end)配電網絡(PDN)技術縮小17%。
Sungjae指出，三星預定2027年量產2奈米晶片時採用BSPDN技術，該科技還可將效能、功率分別提升8%、15%。這是三星晶圓代工事業首度有高層向大眾揭露BSPDN細節。
BSPDN被稱為次世代晶圓代工技術，主要是將電軌置於矽晶圓被面，進而排除電與訊號線的瓶頸，進而縮小晶片尺寸。
相較之下，英特爾(Intel Corp.)預計今(2024)年就會在相當於2奈米的Intel 20A製程採用BSPDN技術，該公司將之稱為「PowerVia」。台積電(2330)則計畫於2026年底左右，對1.6奈米以下製程導入BSPDN技術。
另一方面，Lee還公布次世代GAA製程的產品路線圖及晶片效能。三星計畫今(2024)年下半量產基於第二代「環繞式閘極」(gate-all-around；GAA)製程技術(SF3)的3奈米晶片，接下來的2奈米也會採用GAA製程。Lee指出，跟第一代GAA製程相比，SF3可分別將晶片效能、功率提升30%、50%，晶片尺寸縮小35%。
(圖片來源：三星電子)
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