產品小型輕薄化是未來的趨勢，促使半導體晶片封裝型態革命性的變革已經是一個不可擋的趨勢，晶圓級封裝測試技術成為下一世代的主流封裝也已經是可預見之事實，晶圓級封裝具有成本低、快速且小型的眾多優點，2001年屬於晶圓級封裝的創始期，在美國及日本皆積極開發此項技術，國內裕沛科技為第一家研發出晶圓級封裝的業者，目前技術已經取得專利，在半導體後段製程的技術能力已追上美日大廠的腳步，取得優勢地位，是一家相當值得關注的廠商。

半導體後段製程包括測試及封裝，封裝目的在保護晶片，使其不易受外力折損或受潮，測試目的挑選出良品來進行包裝及產品優劣的最後把關。封裝的技術目前還是以傳統的打線接合(wirebond)為主要的技術，依封裝外觀型態可分為DIP、SO、QFP、PGA等。然而隨者產品高頻化，I/O不斷增加，傳統的打線接合已不足以應付腳數的增加及產品的工作頻率愈高的走勢，BGA及覆晶封裝(Flip Chip)等封裝技術逐漸發展，應用於高階產品如繪圖晶片、微處理器(CPU)、晶片組等。另一方面，可攜式產品為未來產品的趨勢，對產品短小輕薄的要求使得封裝形式的變革成為當前半導體重要的議題。

晶圓級封裝，直接在晶圓上封裝測試，再切割成晶片，晶片最大尺寸即是晶片切割完之後的尺寸大小，在CSP(Chip Scale Package)的趨勢下，晶圓級封裝無疑是最能符合這種潮流的封裝形式，且因為製程中不用基板及填膠(Underfill)，可以達到降低成本及節省時間的優勢，使得晶圓級封裝為下一世代封裝技術的主流。

傳統打線接合(WB;WireBonding)、覆晶封裝(FC;Flip Chip)及晶圓級封裝(WLP;Wafer Level Package)三種技術可說是老、中、青三代封裝技術，WB發展最為完整，已經是相當成熟的技術了，

邏輯和混訊晶片之傳統製程如圖一所示，晶圓偵測(PT)測試，晶圓切割(Die Saw)、封裝(Packaging)、最後測試(Final Test)、預燒(Burn In)、FT總共六個步驟，而晶圓級製程為晶圓級預燒(WLBI)、晶圓偵測(PT)、晶圓級封裝(WL-CSP)、晶圓級測試(WLFT)、切割(Die Saw)。記憶體晶片方面晶圓級封測製程同樣比傳統製程少了一道步驟。

在BI部，傳統製程需要一天的時間，而晶圓級製程只需要少於一分鐘的時間，在封裝方面，因為少了填膠這個步驟，節省等待乾凅的時間，所以整體晶圓級封測在時間上可由原本4~5天降到約數小時即可。　

圖一：傳統封裝和晶圓級封裝程序比較

資料來源：裕沛科技

WLP以光罩微影蝕刻的方法來封裝，圖二中最下層為晶片，左右兩個長方形部分為Pad，程序如下：首先沉積一層絕緣層，第二步驟在Pad上蝕刻出開口(windows)，第三步驟再沉積上一層金屬層，此層金屬層的作用主要在作重佈的動作，因為晶片的Pad大多在晶片四周，如果直接在Pad作錫鉛凸塊，I/O距離過近，因此利用重佈，可在晶片整個面積上長凸塊，就如同WB從QFP演變為BGA一樣，從利用四邊周圍至整個面積，使得腳距不會過密，無法和PCB作結合。第四個步驟再沉積上一層絕緣層，第五個步驟再需要植球處開口，鍍上一層UBM層，使得錫鉛球和下面金屬層易於接合，最後以印刷或電鍍的方法植上錫鉛凸塊。

WLP製程不需要填膠(Underfill)及基板(PI)，可以大幅節省材料成本及時間，而且不管I/O 數的多少，成本晶固定，所以對於未來SoC朝向高I/O數的趨勢發展之下，WLP的優勢將更加明顯。

圖二：WLP剖面圖

資料來源：寶來證券整理

整個半導體產業十年趨勢EIAJ預測如表一，記憶體容量愈來愈大，由2000年的(128MB)至2005年的(1GB)，而整個電子系統，朝向系統單晶片發展(SoC)，晶圓大小也由1998年八吋(200mm)至2003年十二吋(300mm)晶圓，晶片上I/O距離也由1998年的0.8mm至2005年的0.4mm。

而在晶圓級封測製程方面，1998至2000年晶圓級封測技術的發展是直接在晶圓上封裝，但切割成晶片之後才作測試，但在晶圓級測試計設逐漸成熟之後，高I/O數和低I/O數兩者走向不同趨勢，低I/O數已經可以做到晶圓級測試，而高I/O數還是切割完之後才能測，但不管高I/O或低I/O數，預定在2008年時，晶圓級封裝及測試技術將達到成熟階段，如圖右下角。

表一：CSP技術時程演進圖

資料來源：EIAJ 1999

WLP所遇到的困難就如同其他新技術所遇到的困難一樣，製程還沒有標準化，設備的供應只有發展製程的廠商能獨家供應，材料也一樣，整個WLP的生產供應鏈尚未展開。另外，預燒(Burn In)電路需設計在晶片中，這也是相較於傳統測試較不一樣的地方。

目前在晶圓級封裝測試發展主要有美國、日本及台灣，在美國有Flip Chip Technology，主要重要在研發，並不實際量產，目前已經被設備廠商K&S收購，其晶圓級封裝為Ultra CSP，目前授權給日月光及矽品。

日本市場對於產品的小型化特別偏愛，對於可攜式產品的產品開發居於世界上領先的地位，在日本有Fustiji，其封裝稱為Super CSP， CSP封裝技術日本在全球居於領先地位。台灣國內以裕沛科技發展最為領先，最有機會在下一世代半導體的封裝測試領域中崛起。

裕沛科技成立於2000年五月，目前實收資本額為11億元，為專業 IC測試封裝研發製造公司，為台灣第一家自行研發使用晶圓級封裝、測試、預燒之整合性半導體後段製程廠商，分述如下：

1.晶圓分類(Wafer Sorting+Laser Repairing)

此為既有的技術與步驟，但須與晶圓級預燒、晶圓級測試作一結合，由此項目切入為一完整的技術。

2.晶圓級預燒(Wafer Level Burn In)

此種Burn-In技術為創新技術，其結合產品電路內建Burn-In電路與特殊測試系統(低成本)使原本需要數天的Burn-In時間降至數分鐘內，為一革命性針對DRAM/SRAM記憶體產品尤其是Embedded Memory IC更適合。因此Wafer Level即可執行Burn-In，可即時反應結果給製程工程師作即時改善。

3.晶圓級封裝(Wafer Level Package)

WLP為封裝的革命性改變且為2000年後各家廠爭相發展之技術，此種技術跳脫傳統做法，不需打線機與封模機與治具等，更不需要金屬腳架與基板等材料。此種封裝技術的IC不但體積小、薄且成本低。針對低腳數(約200 Pins以內)的產品皆適合。主要適合產品為記憶IC、可攜式的消費性電子產品如攝錄放影機、行動電話、PC卡、PDA等。

4.晶圓級測試(Wafer Level Final Test)

此種測試技術為創新技術其結合Wafer Level Packaging與特殊的Load Board與Probe Card設計(No Wiring)使測試品質達到最佳狀況，尤其是對電阻、電感及電容敏感的產品,如高速(DDR RAMBUS)混訊裝置，為一革命性之技術且成本比傳統的作法低。

5.晶圓級組裝(Wafer Level Card/Module Assembly)

晶片型態基板(PC Board)組裝的技術亦為一創新的製造技術，為以上四種技術延伸，並自行設計修改設備可達到全自動的境界。此種製造技術適合一基板(PC Board)上置放數種不同型態IC且又要短小輕薄之產品，如記憶卡、行動電話，數位相機、攜帶型產品等，此種製造成本非常低，比起傳統的SMT設備與製程幾乎是零成本。

封裝廠商最重要的生產成本即為設備機台的折舊攤提，目前台灣先進封測製程除了裕沛之外，皆來自授權，所以授權金也是重要成本之一。在新技術的發展初期，市場上無標準設備，各家研發技術的廠商皆自行開發設備機台。裕沛研發出的晶圓級封裝技術ACE CSP已在美國及台灣取得專利，其他晶圓級測試及預燒等相關技術也取得了專利，掌握自主技術是裕沛的最大利基，裕沛也自行開發生產機台，所以在先進封測製程中的機台成本及授權金兩大部分裕沛都可以掌控，相較於國內日月光及矽品授權自美國Flip Chip Technology， 機台設備來自於K&S，處於非常有利的位置。

裕沛於2000年五月成立，至今不過近一年的時間，初期為市場導向，將量產模式導入軌道。裕沛初期選擇DRAM/SRAM wafer sorting&Laser Repairing切入市場，先建立客戶基礎，培養良好互動默契，DRAM等記憶體多為標準產品，產量夠大，能使得生產模式由研發導向轉進量產導向，穩固營運基礎，Flash記憶體為下一個目標，因為測試機台設備和DRAM機台設備可共用。

國內IC設計業者除了PC用晶片組及記憶體IC外，消費性IC產品等邏輯及混訊晶片屬於多樣少量的產品，低階的MCU為台灣IC設計業者較強部分，對於未來消費性電子產品小型化的趨勢，MCU也有小型化之趨勢，MCU也是裕沛重點目標。

裕沛科技以自有技術及機台切入先進半導體後段製程市場，是一家相當有機會的公司，半導體封裝小型化的趨勢已經是顯而易見，裕沛的前景同樣相當值得期待。